本土EDA企业英诺达亮相DVcon China 2025

在上周刚刚结束的本土DVcon China会议上，本土EDA企业英诺达携其EnAltius昂屹 CDC(ECDC)跨域检查工具亮相，业英并发表主题演讲《Enhancing CDC tool to deliver complete CDC solutions for advanced IC design》。诺达该工具通过创新算法与全流程覆盖能力，亮相为高性能芯片设计提供完整的本土CDC验证解决方案，显著提升复杂多时钟域设计的业英可靠性与验证效率。

主题：增强CDC工具以交付完整的诺达CDC解决方案

演讲人：Ivan Qiu

尽管时钟域交叉(Clock Domain Crossing, CDC)是一个老生常谈的问题，但在当今超大规模系统级芯片(SoC)设计中，亮相CDC已成为影响芯片功能正确性和可靠性的本土核心问题。随着芯片工艺节点不断向深亚微米演进，业英设计规模和复杂度呈现指数级增长，诺达单芯片集成上百个异步时钟域的亮相场景已屡见不鲜。这种多异步时钟域架构虽能有效实现功耗与性能的本土平衡，却带来了复杂的业英跨时钟域信号交互难题，使得CDC设计验证成为决定芯片成败的诺达关键环节。

异步时钟域间的信号传递面临的风险，归根结底是因为异步时钟没有固定的相位关系，导致无法进行时序收敛。其中当信号跨越不同频率或相位的时钟域时，接收寄存器不满足建立和保持时间就会进入亚稳态(Metastability), 这种介于逻辑"0"和"1"之间的不确定状态不仅会导致其驱动的逻辑单元功耗变大，而且会导致亚稳态驱动的多个逻辑单元由于网络上不同的电阻电容值而观测到不同的状态，从而导致系统级功能错误。

使用多级寄存器打拍的结构是解决亚稳态的经典结构，其同步后的信号可有效抑制亚稳态。通过对亚稳态所导致的MTBF(平均失效时间)分析，亚稳态的产生始终是一个概率事件，无法被彻底消除。然而在绝大多数工艺下，两级寄存器同步的结构可以将MTBF提升至几十年以上，但设计者依然期望能够进一步提升MTBF。通过分析计算MTBF的参数构成，尽可能将同步所使用的两个寄存器布局在相近位置，就可以显著提高MTBF，因此如何产生这样一套指导布局布线工具使用的约束文件成为了设计者的需求。

CDC检查和静态时序分析STA就像两条并行的轨道，CDC检查异步时钟的路径，STA检查同步时钟域的路径。然而CDC与STA并不是没有交集，CDC的一些结构仍然需要STA的保证，比如使用有效同步信号Qualifier的同步结构，使用格雷码进行多比特位总线同步的结构。他们依然需要时序约束文件来进行时序收敛从而保证CDC结构的功能。通常这样的时序文件由富有经验的设计者手动编写， 存在引入错漏的可能，给芯片带来巨大的风险。

当今SoC设计中的大量跨时钟域的处理使得CDC的违例可能数以十万计，人工检查分析所有的违例已经变得越来越不可能完成，使用SVA (System VerilogAssertion) 仿真来辅助进行CDC的检查已经成为一个势在必行的环节。一个完整的CDC解决方案不仅需要静态验证工具来检测出所有的跨时钟域风险，而且需要在仿真，时序收敛，布局布线等环节上来保证CDC的功能和可靠性。英诺达的EnAltius CDC(ECDC)跨域检测工具采用了自研的基于逻辑的检测算法，具有高精确率，高性能，易使用的特点。作为一款静态验证工具，ECDC是CDC检测的第一道也是最重要的防线，可在设计早期规避风险，而且工具可以覆盖百亿门级设计的CDC问题。

不止于此，致力于提供更完整的CDC解决方案，ECDC在现有跨时钟域检测基础上，未来将能够输出一整套与设计相适应的设计约束文件，仿真SVA文件，实现从问题定位到验证闭环的一站式服务，助力客户应对日益复杂的异步设计挑战。

关于DVcon China

DVCon China是在中国举办的集成电路相关的高技术会议，探讨集成电路和电子系统设计与验证中的标准语言、工具与方法学。由Accellera Systems Initiative主办，DVCon已成功举办了超过20年。入会者主要来自电子系统设计师、集成电路设计师和FPGA专家，也包括EDA工具研究与开发工程师、IP系统集成专家。

关于英诺达

英诺达(成都)电子科技有限公司是一家由行业顶尖资深人士创立的本土EDA企业，公司坚持以客户需求为导向，帮助客户实现价值最大化，为中国半导体产业提供卓越的EDA解决方案。公司的长期目标是通过EDA工具的研发和上云实践，参与国产EDA完整工具链布局并探索适合中国国情的工业软件上云的路径与模式，赋能半导体产业高质量发展。公司的主营业务包括：EDA软件研发、IC设计云解决方案以及IC设计服务。

(责任编辑：休闲)